岗位描述：

1、负责或参与验证方法、流程的定义和实施

2、协同架构和设计团队理解系统和模块相关功能定义

3、负责或参与芯片模块级，子系统级和顶层UVM验证环境搭建, 维护及支持

4、负责或参与验证计划制定，根据验证计划，完成覆盖率驱动的随机验证，设计测试用例以达到覆盖率目标，并对相关结果进行分析

5、协同设计工程师进行失败用例的debug

任职要求：

1、UVM/SystemVerilog进行数字电路验证直接项目经历

2、使用SystemVerilog进行UVM平台搭建，完成数据收集，随机化及过程控制等相关事项。

3、熟练使用仿真EDA工具，如VCS，Questa，Xcelium

4、熟练使用Debug工具，如Verdi，SimVision，Visualizer

5、能承担功能覆盖率相关工作，包括覆盖率相关代码编写，覆盖率数据收集和分析，从覆盖率数据库（UCDB，VCB）中提取相关信息

6、能使用shell/Perl/TCL/Python等脚本语言进行自动化脚本编写

7、具有以下经验/能力优先（一项或多项）：

高速通信芯片UVM验证经历

了解数字信号处理、通信原理相关基础知识

算法类电路验证经历

熟悉PCIe, CXL, Ethernet等相关协议